如何進行PCB設(shè)計的時鐘信號的布局和走線？

作者：艾瑞智科技發(fā)布時間：2023-08-19 12:10點擊：

大家好,今天小編來為大家解答以下的問題，關(guān)于如何進行PCB設(shè)計的時鐘信號的布局和走線？，pcb時鐘走線是否需要包地處理這個很多人還不知道，現(xiàn)在讓我們一起來看看吧！

如何從PCB層設(shè)計開始控制EMC問題

首先，EMI要從系統(tǒng)考慮，單憑PCB無法解決問題。疊層對EMI來說，主要是提供信號最短回流路徑、減小耦合面積和抑制差模干擾。另外地層與電源層緊密耦合，適當比電源層外延，對抑制共模干擾有好處。PCBEMC設(shè)計布局布線經(jīng)驗1、整體布局1）高速、中速、低速電路要分開；2）強電流、高電壓、強輻射元器件遠離弱電流、低電壓、敏感元器件；3）模擬、數(shù)字、電源、保護電路要分開；4）多層板設(shè)計，有單獨的電源和地平面；5）對熱敏感的元器件（含液態(tài)介質(zhì)電容、晶振）盡量遠離大功率元器件、散熱器等熱源。2、整體布線1）關(guān)鍵信號線走線避免跨分割；2）關(guān)鍵信號線走線避免“U”型或“O”型；3）關(guān)鍵信號線走線是否人為繞長；4）關(guān)鍵信號線是否距離邊沿和接口400mil以上；5）相同功能的總線要并行走，中間不要夾叉其它信號；6）晶振下面是否走線；7）開關(guān)電源下面是否走線；8）接收和發(fā)送信號要分開走，不能互相夾叉。

pcb時鐘走線是否需要包地處理

時鐘對整個電路來說是比較重要的一個信號，一般時鐘信號輸入阻抗很大，極容易受到干擾，屏蔽外界干擾就不得不考慮。和電視閉路線一個道理。

pcb時鐘通常用什么符號表示

一般用一個圓形表示。在圓形中央，一條垂直線代表整數(shù)小時，而外圓則被分成12等份，每份代表整數(shù)分鐘。有些時鐘符號也會標示秒，秒針則是在圓形中心一直不停地轉(zhuǎn)動。

總結(jié)數(shù)字電路設(shè)計的一般方法

我來自西北工業(yè)大學計算機學院微電子學研究所，現(xiàn)在是微電子學研究所的研一學生，專業(yè)方向是數(shù)字集成電路設(shè)計。在研一上學期，初步掌握了數(shù)字集成電路后端綜合設(shè)計方法，本篇學術(shù)素養(yǎng)課程報告主要討論在實現(xiàn)后端流程時的方法、經(jīng)驗、以及相關(guān)的感悟。一般而言，軟件工程師的需求量和硬件工程師的需求量是10:1，也就是說硬件工程師需求量遠小于軟件工程師，硬件工程師中又分為模擬和數(shù)字兩大類，模擬集成電路設(shè)計主要包括ADC、DAC、PLL等，數(shù)字集成電路設(shè)計則更偏向于實現(xiàn)特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。事實上，發(fā)展到現(xiàn)階段，數(shù)字集成電路的設(shè)計方法已經(jīng)在EDA工具的幫助之下十分類似于軟件開發(fā)了，典型的數(shù)字集成電路開發(fā)一般為以下步驟： 1、根據(jù)需求，自頂向下設(shè)計電路模塊，明確該數(shù)字系統(tǒng)需要實現(xiàn)什么功能，再具體細分到各個功能模塊。此時的設(shè)計圖形式一般為模塊框圖，使用visio或其他繪圖軟件實現(xiàn)。這個環(huán)節(jié)較為松散，但十分重要，因為根據(jù)需求設(shè)計大的模塊和指標時，必須要結(jié)合實際情況，否則到后期會經(jīng)歷無限次返工甚至無法達到預(yù)定指標。一般由德高望重，經(jīng)驗豐富的工程師進行總體設(shè)計。 2、定義好各個模塊之后，接下來就是具體實現(xiàn)各個模塊的功能。因為硬件描述語言的存在，我們可以很輕易的通過硬件描述語言來“寫”出模塊的實現(xiàn)方法，在本次實驗中，我使用的是VerilogHDL。具體代碼的復(fù)雜程度和模塊的復(fù)雜程度有關(guān)，我在這次實驗中采用的是“八位格雷碼計數(shù)器”電路設(shè)計。 3、完成“八位格雷碼計數(shù)器”的Verilog代碼后，需要對該設(shè)計進行“前仿真”。所謂前仿真，主要是為了驗證代碼是否描述正確，是否真正實現(xiàn)了所規(guī)劃的功能。一般使用modelsim軟件進行仿真，仿真成功進入下一階段，不成功則需要返回修改代碼。 4、前仿真成功后，已經(jīng)有了功能正確的Verilog設(shè)計代碼，此時可以將代碼下載到FPGA板上進行驗證（Quartus，JTAG），驗證成功則證明此設(shè)計正確無誤。對于某些集成度要求不高且時間非常緊張的數(shù)字電路設(shè)計項目，可以直接使用FPGA來實現(xiàn)芯片功能。顯然，F(xiàn)PGA這種通用器件是不能滿足高集成、低功耗、專用性高ASIC設(shè)計需求的，只能用于較為簡單和粗獷的設(shè)計。 5、接下來進入后端流程。這時需要專用的服務(wù)器以及價格高昂的EDA工具支持。這也是為什么硬件設(shè)計入門較難的原因之一，如果一個沒有接觸過軟件編程的有志青年立志做軟件工程，一般一臺電腦，一本書就夠了，最多再買個正版編譯器（VS，Eclipse，DW等），但是要做硬件電路設(shè)計，一臺電腦一本書最多畫畫PCB。要做最核心的部分，必須使用功能強大的服務(wù)器和價格昂貴的EDA工具，因為普通的PC電腦負擔不起“后端綜合”的工作需求。而且大量linux下的復(fù)雜操作也會使人望而卻步。 6、準備好后端平臺后，就可以將“八位格雷碼計數(shù)器”放到平臺里，這時馬上需要考慮的問題是使用什么元件庫以及什么工藝？因為同樣一個與非門，不同元件庫有不同實現(xiàn)細節(jié)，MOS管細節(jié)可能都大相徑庭，另外還要考慮工藝，這些工藝的文件來自于相關(guān)廠家（TSMC，CSMS等），這也是個人無法做后端的原因之一——因為你幾乎不可能以自己的名義向臺積電商量工藝庫文件，畢竟作為一個涉世未深，無錢無術(shù)的初學者，你是無法充滿自信的和人數(shù)上萬、資金上億的工藝廠簽合同的。經(jīng)過精心篩選后（更多情況下是沒得選），確定你想使用的工藝。在本次實驗中，我使用的是實驗室學長改良過的元件庫，以及TSMC0.18um工藝，EDA工具為CadenceIC614。 7、經(jīng)過一系列配置之后，“八位格雷碼計數(shù)器”已經(jīng)成為了一個龐大的工程文件，我建議采用TCL腳本文件進行配置。然后就可以進行RTL級綜合。所謂RTL級綜合，實際上是指將Verilog代碼“改寫”為綜合工具（我使用的是Encounter）所能識別的Verilog代碼。通俗的講，這個類似于將“文言文”翻譯為“白話文”，也類似于C語言中的“編譯”，即將高級語言翻譯為匯編代碼。當然，理論上可以直接寫出RTL級代碼，但這就和直接寫匯編語言一樣，復(fù)雜程度不言而喻。 8、RTL級綜合完成后，接下來將RTLVerilog導入Encounter進行真正的后端綜合。導入RTL代碼后，還需要說明標準單元庫的LEF文件，并定義電源和地的線名。此時需要一個MMMCconfig配置，流程繁雜，主要是配置相關(guān)文件和器件狀態(tài)（TT、SS、FF等）。 9、完成導入配置，接下來是芯片布局設(shè)計，即Floorplan。Floorplan需要設(shè)置一些基礎(chǔ)參數(shù)，如芯片的長寬（面積），留給管腳的空間，芯片利用率等。長寬比建議為0.2-5，復(fù)雜電路利用率0.85，一般電路利用率0.90，簡單電路利用率0.95。 10、POWER計算，以此為根據(jù)布置電源線路，主要為ring和stripe。例如，某數(shù)字電路芯片功耗為55mW，增加冗余量到2倍左右，設(shè)計為100mW，按照1.8V供電，電流約為60mA，也就是總電源線為60u，如果每條線10u，則六條電源線，兩側(cè)各一條，中間四條。Encounter中有專門的布線配置器。布線之后，可以先Apply，然后撤銷反復(fù)嘗試。 11、布置IO管腳。如果提前沒有導入IO，可以重新導入（TCL），也可以自行調(diào)整。 12、Pre-Place，因為Verilog中往往有很多的module，每個module對應(yīng)一個布局模塊，布局時應(yīng)當注意一些布局原則。布局時一般通過簡單的拖動就可以?！鞍宋桓窭状a計數(shù)器”因為只有一個module，因此不需要復(fù)雜的布局。 13、布局是一個不斷修改和改進的過程，Pre-Place之后進行Place，之后進行之后Post-Place。Place之后，需要進行時鐘樹綜合（CTS），時鐘樹綜合的目的是為了讓每個信號都在約束的時間內(nèi)傳輸?shù)较乱粋€時序單元，否則會對芯片的主頻產(chǎn)生影響（主頻是在設(shè)計前就定下來的指標），然后在Post-CTS對不符合時鐘約束的部分進行布線調(diào)整。 14、布局之后進行布線，即Route，對于特殊還布線需要進行SRoute，然后進行Post-Place，這些步驟某種程度上都是“點按鈕”和“配參數(shù)”，但后端綜合時一定要有清醒的頭腦，必須知道為什么要點這些按鈕，以及該配置什么參數(shù)。 15、布局布線經(jīng)過多次迭代，IO管腳配置好后，可以Fill全圖，用各層金屬覆蓋未使用的區(qū)域。單個“八位格雷碼計數(shù)器”因為結(jié)構(gòu)簡單，芯片未覆蓋區(qū)域較大。 16、至此，Encounter內(nèi)的后端綜合就完成了，可以導出（export）成GDSII格式的網(wǎng)表，以及為了做DRC，LVS檢查，也需要“Netlist”成schematic（電路原理圖）的格式。 17，將后端綜合的GDSII文件導入（Streamin）到Virtuoso里。Virtuoso是一個用于模擬集成電路設(shè)計的軟件。將GDSII文件導入該軟件主要有兩個目的，一是可以在Virtuoso里做“后仿真”，驗證經(jīng)過后端綜合的一系列流程之后，概念芯片是否能滿足設(shè)計需求，此時的仿真就已經(jīng)考慮到了延時，電阻，功耗等實際存在的問題，如果仿真時出現(xiàn)了問題，需要進行返工修改，必要時要重新布局布線。當“后仿真”通過后，還要對該芯片進行DRC和LVS檢查，DRC是查看是否滿足所選工藝的要求，因為在實際情況下，一些理論上的值是不現(xiàn)實的，比如過細的線無法生產(chǎn)，柵極間的距離過短可能會導致短路，導線和各金屬層之間的電容會影響電路功能等。LVS是比較layout和Schematic之間的拓撲關(guān)系是否不一致。二是可以方便以后做數(shù)?；旌闲酒O(shè)計時進行混合設(shè)計，因為模擬集成電路的是直接在Virtuoso中進行的，兩者最后結(jié)合在一起，就可以進行數(shù)?；旌霞呻娐吩O(shè)計。 18、進行完檢查之后，就可以與工藝提供廠家聯(lián)系進行加工了，如TSMC。一般加工需要跟上企業(yè)的業(yè)務(wù)流程。大約經(jīng)過1月左右，芯片加工完成，然后進入測試環(huán)節(jié)。焊接，試驗，驗證芯片指標，以及提出改進方案。至此，一個數(shù)字集成電路從概念到實物的整個流程就完成了，每一步都值得研究和回味，從二四譯碼器到復(fù)雜的CPU，其流程是基本一樣的。經(jīng)過研一上一個學期的學習，我也基本掌握了這個流程。以后會更加努力的在本專業(yè)方向繼續(xù)前進，培養(yǎng)核心競爭力。